1. Jurnal[Kembali]



Gambar 1.1. Jurnal percobaan.

Gambar 1.2. Jurnal percobaan.


2. Alat dan Bahan[Kembali]


  1. Panel DL 2203D 
  2. Panel DL 2203C 
  3. Panel DL 2203S
  4. Jumper
Gambar 2.1. Modul panel percobaan.
      


Gambar 2.2. Jumper.


3. Rangkaian Simulasi[Kembali]



Gambar 3.1. Rangkaian percobaan.

Gambar 3.2. Rangkaian simulasi proteus.


4. Prinsip Kerja[Kembali]

Pada D flip flop, saat input pada S = 0 dan R = 1, maka output pada Q akan di set menjadi 1. dan nilai ini tidak berubah walaupun nilai D dan Clock di ubah ubah. sebaliknya saat S = 1 dan R = 0, maka output pada Q akan di reset menjadi 0. Nilai D baru akan mempengaruhi output jika S = 1 dan R = 1, serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. Saat S = 0 dan R = 0, maka output berada dalam kondisi terlarang.

Pada JK flip flop, saat input pada S = 0 dan R = 1, maka output pada Q akan di set menjadi 1 dan nilai ini tidak berubah walaupun nilai J, K dan Clock di ubah ubah. sebaliknya saat S = 1, dan R = 0, maka output pada Q akan di reset menjadi 0. Nilai J dan K baru akan mempengaruhi output jika S = 1 & R = 1 serta terjadi trigger saat perpindahan clock dari LOW ke HIGH. Saat S = 0 dan R = 0, maka output berada dalam kondisi terlarang. Saat J = 1 dan K = 1 flip flop berada dalam kondisi toggle (keadaan berlawanan), sehingga setiap terjadi trigger output yang baru merupakan invers dari output yang lama.

5. Video [Kembali]



Video percobaan 1.


6. Analisa[Kembali]

Analisa Input dan output pada masing masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing" flip flop

Jawab:

> B0 = 0, B1 = 1, B2 = B3 = B4 = B5 = B6 = x

Pada kondisi ini pin reset dari kedua flipflop diaktifkan (B0 = 0) dan pin set dari kedua flipflop dinonaktifkan (B1 = 1). Sehingga tidak peduli berapapun nilai input pada pin lainnya (B2-B6 = don't care) kedua flipflop outputnya akan tetap direset menjadi Q = 0.

> B0 = 1, B1 = 0, B2 = B3 = B4 = B5 = B6 = x
Pada kondisi ini, pin set diaktifkan (B1 = 0) dan pin reset dinonaktifkan (B0 = 1). Maka, tidak peduli berapapun nilai input pin lainnya (B2-B6 = don't care) kedua flipflop outputnya akan diset menjadi Q = 1.

> B0 = 0, B1 = 0, B2 = B3 = B4 = B5 = B6 = x
Pada kondisi ini, kedua pin set dan reset diaktifkan (B0=B1=0) dan pin input lainnya don't care. Ini adalah kondisi terlarang karena output pada flipflop bernilai sama (Q = Q' = 1)

> B0 = 1, B1 = 1, B2 = 0, B3 = clock, B4 = B5 = 0,  B6 = =>
Untuk JK-FF, input J = K = 0. Ini adalah kondisi memori, yang mana output akan sama dengan output terhadap input sebelumnya, sehingga data yang tersimpan tetap sama karena output awalnya Q = 1 maka output kondisi ini tetap menjadi Q = 1 dan Q' = 0. Q' dipulihkan kembali menjadi logika 0 karena pin set dan reset sudah tidak aktif di kondisi ini.

Untuk D-FF, meskipun pin set dan reset sudah tidak aktif dan input D = 0, akan tetapi outputnya berlawanan dengan teori yaitu Q = 1 dan Q' = 0 yang mana harusnya Q = 0 dan Q' = 1. Ini terjadi karena pin pada sinyal clocknya dihubungkan ke switch berlogika 1 pada saat percobaan sehingga tidak ada transisi raising trigger pada clocknya sejak awal maka data output yang disimpan tetap sama dengan output sebelumnya yaitu Q = 1.

> B0 = 1, B1 = 1, B2 = 0, B3 = clock, B4 = B5 = 1,  B6 = =>
Pada kondisi ini, untuk JK-FF pin J = B2 = 0 dan pin K = B4 = 1 dan output yang didapat yaitu Q = 0 dan Q' = 1. Sehingga kondisi ini outputnya direset. Pada kondisi ini hasil percobaan sesuai dengan teori. Begitu juga untuk D-FF saat pin D = B5 = 1 maka output Q = 1 Q' = 0. Output masih sama dengan output sebelumnya karena tidak ada trigger sinyal raisingnya. Selain itu sesuai teori saat D = 1 maka output Q = 1.

> B0 = B1 = B2 = 1, B3 = clock, B4 = 0,  B5 = x,  B6 = 0
Untuk kondisi ini, pin J pada JK-FF yaitu B2 = 1 dan pin K = B4 = 0 maka output akan diset menjadi Q = 1 dan Q' = 0.

Pada D-FF, output yang didapat masih sama seperti output sebelumnya. Hal ini karena pin clock terhubung ke switch B6 berlogika 0, dan meskipun diubah dari sebelumnya berlogika 1 menuju logika 0 tetap tidak ada trigger raisingnya. Selain itu input D = B5 = don't care, yang mana menggunakan input sebelumnya yaitu D = B5 = 1 sehingga sesuai teori outputnya Q =1.

> B0 = B1 = B2 = 1, B3 = clock, B4 = 1
Saat pin J (B2) = pin K (B4) = 1 serta diberi sinyal clock pada JK-FF, output yang ditampilkan ialah kondisi toggle artinya outputnya akan berubah-ubah antara Q dengan Q'.



Gambar 6.1. Analisa

Gambar 6.2. Analisa

Gambar 6.3. Analisa

Gambar 6.4. Analisa


7. Download[Kembali]

File HTML [klik]

Rangkaian Simulasi Proteus [klik]

File Video Percobaan [klik]

Download datasheet 74LS112 [klik]

Download datasheet 7474 [klik]

Download datasheet Switch [klik]

Download datasheet Logicprobe [klik]