1. Kondisi[Kembali]

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=clock

2. Gambar Rangkaian Simulasi[Kembali]



gambar rangkaian sebelum disimulasikan

gambar rangkaian saat disimulasikan


3. Video Simulasi[Kembali]





4. Prinsip Kerja Rangkaian[Kembali]

D Flip Flop (7474)

Terdapat 4 pin masukan: pin D, clock, Set, Reset dan terdiri dari dua output: Q dan Q'. Saat pin D diberi input 1, maka saat diberi trigger perpindahan clock dari LOW ke HIGH dari sinyal clock output akan di set Q = 1. Sebaliknya saat pin D diberi input 0, maka output akan di reset menjadi Q = 0. Pin Set dan Reset aktif hanya saat Active Low, yang berarti jika S atau R diberi input 0 maka pin tersebut akan aktif. Saat S = 0 dan R = 1, berarti pin Set aktif dan akan memaksa output untuk di set menjadi Q = 1 berapapun nilai input pin D atau sinyal clocknya. Saat S = 1 dan R = 0 maka pin Reset aktif dan akan memaksa output untuk direset menjadi Q = 0 berapapun nilai input pin D dan sinyal clocknya. Lalu ketika S = 0 dan R = 0 maka kedua pin Set dan Reset akan aktif yang mana output yang dihasilkan Q = Q' sehingga ini adalah kondisi yang dihindari(terlarang).


JK Flip Flop (74LS112)

Terdapat 5 pin masukan: pin J, pin K, clock, Set, Reset, dan terdiri dari dua output: Q dan Q'.
Saat diberi input J = 0 dan K = 1, maka output akan direset menjadi Q = 0. Sebaliknya saat J = 1 dan K = 0, maka output akan diset menjadi Q = 1. Lalu jika pin J = K = 0 maka output yang dihasilkan adalah tetap output terakhir pada input sebelumnya(output tidak berubah) dan kondisi ini disebut memory yang artinya data yang tersimpan tetap sama. Jika pin J = K = 1 maka output yang dihasilkan adalah kondisi toggle yang berarti output akan berubah-ubah antara logika 0 dan 1 secara periodik. Pin Set dan Reset berstatus Active Low, yang berarti jika S atau R diberi input 0 maka pin tersebut akan aktif. Saat S = 0 dan R = 1, berarti pin Set aktif dan akan memaksa output untuk di set menjadi Q = 1 tidak peduli nilai input pin J dan K atau sinyal clocknya. Saat S = 1 dan R = 0 maka pin Reset aktif dan akan memaksa output untuk direset menjadi Q = 0 tidak peduli nilai input pin J dan K beserta sinyal clocknya. Lalu ketika S = 0 dan R = 0 maka kedua pin Set dan Reset akan aktif yang mana output yang dihasilkan Q = Q' sehingga ini adalah kondisi yang harus dihindari.

5. Download[Kembali]

File HTML [klik]

Rangkaian Simulasi Proteus [klik]

File Video Rangkaian [klik]

Download datasheet 74LS112 [klik]

Download datasheet 7474 [klik]

Download datasheet Switch [klik]

Download datasheet Logicprobe [klik]